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6シリーズMSO用D-PHYトランスミッタ・テスト・ソリューション | テクトロニクス

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製品カタログ テクトロニクス ソフトウェア 6シリーズMSO用D-PHYトランスミッタ・テスト・ソリューション 6シリーズMSO用D-PHYトランスミッタ・テスト・ソリューション Opt. 6-CMDPHYデータ・シート Please Login/Register to interact with the search results. Login × データ・シートをダウンロードする 構成/見積り DPO714AX 詳細情報 オシロスコープ用解析ソフトウェア 製品サポート DPO70000SX ATIパフォーマンス・オシロスコープ MSO/DPO70000DXシリーズ・ミックスド・シグナル/デジタル・フォスファ・オシロスコープ 6シリーズ B MSO 7シリーズDPO デジタル・フォスファ・オシロスコープ その他の ソフトウェア 情報を見る

オンラインで読む:

Opt. 6-CMDPHYデータ・シート 概要 仕様 ご注文の際は以下の型名をご使用ください。


当社のTekExpress® Opt. 6-CMDPHY(D-PHYTX)は、MIPI D-PHY v1.2仕様で規定されているトランスミッタの適合性テスト/特性評価のための優れた物理層テスト・ソリューションです。当社の6シリーズMSOオシロスコープでD-PHYTX自動テスト・ソリューションを使用することで、D-PHYデータ・リンクの電気/タイミング測定、テスト、デバッグ、特性評価が簡単に行えます。

主な特長テスト時間完全自動化ソリューション:ワンクリック操作のD-PHYトランスミッタ・テスト:ハイスピード(HS)、ローパワー(LP)、ローパワー/ハイスピード(LP-HS)、ウルトラ・ローパワー・ステート(ULPS)シーケンス個々のテスト、またはグループ化されたテストの選択が可能 D-PHY v1.2、CTS v1.2に準拠したテストに完全対応D-PHY仕様v1.2までに対応した、バス・ターン・アラウンド(BTA)、ウルトラ・ローパワー・ステート(ULPS)測定を含む、完全自動化テストを実行 多様な測定D-PHYTXは、連続モード、バースト・モード、終端の変動、アイドル時間のバラツキなど多数くのシナリオを処理 トランスミッタ適合性テスト、その他(デバッグ)TekExpressでテスト・パラメータのリミット値を簡単に変更できるため、デバッグ、マージン・テスト、特性評価が容易 連続モードでTekExpressアプリケーションを実行し、データを収集して特性評価を実行 信号接続 低負荷、シングルエンド/差動信号に対応した当社TDP7700シリーズ・ハイ・インピーダンスTriModeプローブを使用したMIPI信号の測定 TekFlex™プローブ・アクセサリによる柔軟な信号接続

オフライン/リモート解析 ライブまたは事前に取込んだ波形を解析 テストのリモート実行が可能 アプリケーション 車載カメラとディスプレイ 携帯カメラとディスプレイ D-PHYインタフェースの設計 DSI-1/CSI-2の検証 システムの検証と統合 製造テスト ワンクリック操作による完全自動化D-PHYテストTekExpress D-PHYTX自動テスト・ソフトウェアは、Opt. 6-WIN(Windows 10オペレーティング・システム)がインストールされた6シリーズMSO上で動作します。オシロスコープとテスト・ソフトウェアは統合されており、D-PHY適合性試験仕様Revision 1.2までのスペックに基づいて、D-PHYトランスミッタ・インタフェース/デバイスを自動的に、かつ、シンプル、効率的にテストできます。

D-PHYTXソフトウェアを使用すれば、測定セットアップやテストの実行も簡単です。直感的なグラフィカル・ユーザ・インタフェース(GUI)により、セットアップに始まり、テスト全体のワークフローが案内されるため、測定のためのセットアップに煩わされることなく、設計やデバッグに集中できます。



ワークフロー・ベースのユーザ・インタフェースにしたがい、テストのセットアップから実行まで簡単に設定

メニューから、仕様にしたがってグループ(HS、LP、HS-LP)を選択するだけでテストを実行できます。



テスト選択メニューからテスト・グループまたはテスト項目を選択

ボタンを押すだけで、選択されたテストの回路図が表示されます。設定ミスを防ぐための接続図も表示されます。

パス/フェイル・レポート

レポート・タブには、パス/フェイルのステータス、テスト・マージン、DUTのレーンごとのテスト結果のイメージとともに完全なテスト結果が表示されます。


詳細なレポートによるテスト結果

TDP7700シリーズTriModeプローブ(MIPI D-PHY TX測定用)

MIPI D-PHYアプリケーションには、ハイスピード・モードとロー・パワー・モード があり、異なる信号源を測定しなければならないため、特有のプロービング要件があります。ハイスピード・モードでは、D-PHY信号は差動信号、終端モードで動作します。ローパワー・モードでは、D-PHY信号はシングルエンド信号、非終端モードで動作します。そのため、MIPI D-PHYには、主に次の2つのプロービング要件があります。

信号負荷を最小にするためにハイ・インピーダンスでなければならない 差動モードとシングルエンド・モードの両方に対応する必要がある 当社のTDP7700シリーズTriModeプローブは、これらの問題点を解決できるように設計されています。6シリーズMSOでTDP7700シリーズを使用すると、プローブとチップの信号経路が完全にAC校正され、リアルタイム・オシロスコープに必要な高度な信号忠実度が実現されます。SiGe技術と呼ばれる革新的な新しいプローブ設計の採用により、現在、将来において必要な帯域幅性能と信号品質を提供します。



ハイ・インピーダンス入力とTriMode機能を持つTDP7708型プローブを使用することで、少ない本数のプローブでD-PHY測定が可能

TriModeプロービングは、一度セットアップするだけで、差動、シングルエンド、コモンモードの測定を確実に実施できるため、作業効率も改善します。この機能により、プローブの接続ポイントをつなぎかえることなく、オシロスコープ上で差動測定、シングルエンド測定、コモンモード測定を切り替えながら作業を進めることができます。

TDP7700シリーズは、プローブ先端からわずか数ミリの位置に入力バッファを配置し、ソルダダウン・プローブ・チップを採用しています。これにより、MIPI D-PHY回路の測定における優れた操作性を可能にしました。

TDP7700シリーズ・プローブには、次のような特長があります。

チップ上のアクティブ・バッファ増幅器(プローブ入力からバッファまではわずか3.2mmの距離)8GHzまでの優れたステップ応答と低インサーション・ロス 低DUT負荷(DC:100kΩ、AC:0.4pF)高いCMRR低ノイズ 仕様D-PHYベース仕様 Revision 1.2  D-PHY適合性仕様 Revision 1.2  測定項目 ハイスピード・モードとローパワー・モードの両方(ULPSとBTAを含む) Group 1 testsData lane LP-TX signaling 1.1.1  Data lane LP-TX Thevenin output high level voltage (VOH) 1.1.2  Data lane LP-TX Thevenin output low level voltage (VOL) 1.1.3  Data lane rise time 1.1.4  Data lane fall time 1.1.5  Data lane LP-TX slew rate versus CLOAD (δV/δtSR) 1.1.6  Data lane LP-TX pulse width of exclusive-OR clock (TLP-PULSE-TX) 1.1.7  Data lane LP-TX period of exclusive-OR clock (TLP-PER-TX) Group 2 testsClock lane LP-TX signaling1.2.1  Clock lane LP-TX Thevenin output high level voltage (VOH) 1.2.2  Clock lane LP-TX Thevenin output low level voltage (VOL) 1.2.3  Clock lane rise time 1.2.4  Clock lane fall time 1.2.5  Clock lane LP-TX slew rate vs. CLOAD (δV/δtSR) Group 3 tests Data lane HS-TX signaling1.3.1  Data lane HS entry: data lane TLPX value 1.3.2  Data lane HS entry: THS-PREPARE value 1.3.3  Data lane HS entry: THS-PREPARE + THS-ZERO value 1.3.4  Data lane HS-TX differential voltages (VOD(0), VOD(1)) 1.3.5  Data lane HS-TX differential voltage mismatch (ΔVOD) 1.3.6  Data lane HS-TX single ended output high voltages (VOHHS(DP), VOHHS(DN)) 1.3.7  Data lane HS-TX common-mode voltages (VCMTX(1), VCMTX(0)) 1.3.8  Data lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0)) 1.3.9  Data lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF)) 1.3.10  Data lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF)) 1.3.11  Data lane HS-TX 20%-80% rise time (tR) 1.3.12  Data lane HS-TX 80%-20% fall time (tR) 1.3.13  Data lane HS exit: THS-TRAIL value 1.3.14  Data lane HS exit: 30%-80% Post-EoT rise time (TREOT) value 1.3.15  Data lane HS exit: TEOT value 1.3.16  Data lane HS exit: THS-EXIT value Group 4 testsClock lane HS-TX signaling 1.4.1  Clock lane HS entry: TLPX value 1.4.2  Clock lane HS entry: TCLK-PREPARE value 1.4.3  Clock lane HS entry: TCLK-PREPARE + TZERO value 1.4.4  Clock lane HS-TX differential voltages (VOD(0), VOD(1)) 1.4.5  Clock lane HS-TX differential voltage mismatch (ΔVOD) 1.4.6  Clock lane HS-TX single ended output high voltages (VOHHS(DP), VOHHS(DN)) 1.4.7  Clock lane HS-TX common-mode voltages (VCMTX(1), VCMTX(0)) 1.4.8  Clock lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0)) 1.4.9  Clock lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF)) 1.4.10  Clock lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF)) 1.4.11  Clock lane HS-TX 20%-80% rise time (tR) 1.4.12  Clock lane HS-TX 80%-20% fall time (tR) 1.4.13  Clock lane HS exit: TCLK-TRAIL value 1.4.14  Clock lane HS exit: 30%-80% Post-EoT rise time (TREOT) value 1.4.15  Clock lane HS exit: TEOT value 1.4.16  Clock lane HS exit: THS-EXIT value 1.4.17  Clock lane HS clock instantaneous (UIINST) 1.4.18Clock Lane HS Clock Delta UI (ΔUI) Group 5 testsHS-TX Clock-to-Data lane timing 1.5.1  HS entry TCLK-PREValue 1.5.2  HS exit TCLK-POST value 1.5.3  HS clock rising edge alignment to first payload bit 1.5.4  Data-to-Clock skew (TSKEW (TX)) 1.5.5Initial HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL) 1.5.6Periodic HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL) Group 6 testsLP-TX INIT, ULPS and BTA requirements 1.6.1  INIT: LP-TX initialization period (TINIT, MASTER) 1.6.2  ULPS entry: verification of clock lane LP-TX ULPS support 1.6.3  ULPS exit: transmitted TWAKEUP interval 1.6.4  BTA: TX-Side TTA-GO interval value 1.6.5  BTA: RX-Side TTA-SURE interval value 1.6.6  BTA: RX-Side TTA-GET interval value プロービング ・コンフィグレーション シングルエンドと差動による取込み トリガ クロック連続モードでのクロック・レーン・テストはエッジ・トリガ。その他すべてのテスト、その他すべてのモードではパルス幅トリガとトランジション・トリガを選択 ご発注の際は、以下の型名をご使用ください。必須ハードウェアオシロスコープ 4GHz以上の周波数帯域を持つ6シリーズMSOオシロスコープ(Opt. 6-BW-4000) 対応計測器 MSO64型 必須オプション 6-WIN(Microsoft Windows 10オペレーティング・システムがインストールされたリムーバブルSSD) 必須ソフトウェアアプリケーション Opt. ライセンスの種類 MIPI D-PHY 1.2の自動コンプライアンス・ソリューション 6-CMDPHY 新規購入ライセンス SUP6-CMDPHY アップグレード・ライセンス SUP6-CMDPHY-FL フローティング・ライセンス 推奨プローブプローブ 内容 TDP7708(TriModeプローブ) 4本(Dp、Dn、Cp、Cnの接続用に推奨) P77STFLXA(ソルダ・チップ。TekFlexコネクタ対応) 2組 推奨テスト・フィクスチャテスト・フィクスチャ ベンダ TMPC−CTB D-PHY終端ボード(Moving Pixel Company社製) テクトロニクスが販売 1

1詳細については、お近くの当社代理店までお問合せください。

当社はSRI Quality System RegistrarによりISO 9001およびISO 14001に登録されています。 製品は、IEEE規格488.1-1987、RS-232-Cおよび当社標準コード&フォーマットに適合しています。 評価対象の製品領域: 電子テストおよび測定器の計画、設計/開発および製造。



61Z-61487-2

テクトロニクスについて

私たちは、計測器のトップ企業として、さらなる機能と性能を求めて、飽くなき挑戦を続けています。テクトロニクスは、複雑さという障壁を打ち破り、グローバルな技術革新を加速化する画期的なテスト/測定ソリューションを設計し、製造しています。

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